Wir suchen derzeit noch Hiwis (m/w), die Interesse an folgenden Tätigkeiten haben:

• Import von Hierarchischen Gatternetzlisten in Verilog
  

  Im Rahmen eines Forschungsprojekts wird eine Loesung benoetigt, die es ermoeglicht grosse Schaltungen, die als hierarchische Verilog- Gatternetzlisten vorliegen in ein vorhandenes Test/Syntheseframework (Signs) einzulesen.

  Prinzipiell sind dabei zwei moegliche Loesungsansaetze denkbar:

  • Verwendung eines bestehenden Verilog-Compilers/Parsers (z.B. Icarus Verilog), um die Schaltungen in ein Format zu konvertieren, welches Signs versteht (strukturelles VHDL oder das ISCAS-Benchmark-Format).
  • Einen eigenen Parser fuer strukturelles Verilog implementieren (evtl. unter Verwendung eines Parsergenerators).

  Grundkenntnisse in VHDL und/oder Verilog sowie in Java und im Umgang mit EDA-Tools sind von Vorteil. Die Taetigkeit erfordert Einfallsreichtum und ein gewisses Mass an Engagement, da es sich um eine anspruchsvolle (aber auch sehr interessante und lehrreiche) Aufgabe handelt.

  Eine Beispiel-Schaltung zum Test liegt vor, evtl. koennen auch noch weitere kleinere Testschaltungen beschafft werden. Die wirklichen grossen industriellen Schaltungen, die es letztendlich zu verarbeiten gilt, liegen allerdings bei unserem Industriellen Partener unter Verschluss, so dass die Entwicklung an diesem Punkt im Dialog mit der Industrie stattfinden muss. Dazu ist es notwendig, die Loesung so zu implementieren, dass sie sich leicht auf andere Plattformen portieren laesst.




• Betreuen von Praktika und Übungen
  Interessenten sollten sich jeweils zum Ende des vorherigen Semesters oder zu Beginn der Semesterferien mit uns in Verbindung setzen.




Ansprechpartner:

• Hans-Joachim Wunderlich, Raum 3.160, Tel.: +49-711-7816-391
   wu@informatik.uni-stuttgart.de