Diplominformatiker, Institut für Technische Informatik

Vortrag Arbeitsgruppe Simtech "Excellenzcluster"

Master Student at the University of Stuttgart

Transaction Level Modelling of H.264 Decoding Processes

Presentation of Master Thesis

The standard H.264 / MPEG-4 part 10 defines an encoded representation of digital video sequences and its decoding process. The decoding process is implemented as software in the JM reference model. Due to its sequential nature, the JM reference is not well-suited as a reference against which a parallel hardware implementation of a H.264 decoder could be verified. The subject of this thesis is the design of a parallel reference model of H.264 decoding in SystemC. The model shall be designed at the Transaction Level of abstraction.

Informatikstudent an der Universität Stuttgart

Modellierung und Simulation von Networks-on-Chip auf der Transaktionsebene

Zweite Präsentation der Diplomarbeit

Networks-on-Chip (NoC) dienen der Kommunikation zwischen Prozessorelementen von Multiprozessor-Systems-on-Chip (MPSoC). Beim Entwurf von NoCs müssen Netzwerktopologien, Routingmechanismen und weitere Aspekte des Netzwerks so ausgewählt werden, dass die Kommunikationsanforderungen zu implementierender Anwendungen erfüllbar sind. Um dies bewerten zu können, ist eine Simulation des Netzwerks unter Einbeziehung des Kommunikationsverhaltens der Prozessorelemente erforderlich. Für busbasierte Systeme wurde die Transaktionsebenen-Modellierung und –Simulation entwickelt, welches Kommunikationsoperationen zu sogenannten Transaktionen zusammenfasst und durch Abstraktion von Protokolldetails (z:B. einzelne Signale) eine höhere Simulationsperformance erzielt. In dieser Diplomarbeit soll das Transaktionskonzept nun zur Modellierung von NoCs angewandt und, falls erforderlich, angepasst werden. Dabei kann auf die Simulationsbibliothek SystemC sowie die TLM2.0-Bibliothek für die Transaktionsebenensimulation aufgesetzt werden. Es soll ein geeigneter Rahmen, etwa in Form einer NoC-Simulationsbibliothek mit definierten Interfaces, geschaffen werden, der es den Anwendern erlaubt, die Details einer NoC-Architektur (Topologie, Routing etc.) selbst zu definieren.

M. Sc., Institut für Technische Informatik

Transaction Level Simulation with Adaptive Accuracy

Präsentation eines Papers

Transaction level modeling (TLM) enables simulation of complex embedded systems and Systems On Chip (SoCs) orders of magnitude faster than RTL and signal-level simulation. Abstraction level of the models used in simulation strongly depends on the use case and there is a clear trade-off between simulation performance and accuracy. Traditionally, the chosen models and their abstraction levels are fixed during a simulation run. Often, except for some time intervals during simulation, the chosen models are too accurate for the simulation scenario, negatively effecting simulation performance. In this presentation an adaptive approach for simulation of transaction level models is presented, in which the abstraction level and accuracy of the models dynamically adapt to the simulation scenario. The proposed approach maintains the accuracy which is sufficient for TLM but increases the overall simulation speed significantly.

Dipl.-Informatiker, Institut für Technische Informatik

Marktübersicht NoC MPSoC Hardware, Programmiermodelle

Vortrag

Architekturen mit verteiltem Speicher

Vortrag

M. Sc., Institut für Technische Informatik

Simulation of High-Performance Computing Architectures

Vortrag

Integralrechnung über Matrizen

Vortrag